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1. Einführung: Was versteht man unter HighTech-Baugruppen

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1. Einführung: Was versteht man unter HighTech-Baugruppen
1.1 Was treibt die Entwicklung an?
Schaut man sich den Weltmarkt der Elektronik Industrie nach Branchen und Regionen an, so sind
2 Branchen heute dominierend was den Umsatz angeht [3]: Die Computer-Industrie sowie die Telekommunikation, die im Jahr 2000 jeweils ca. 37% bzw. 27% Anteil am Gesamtmarkt haben, zusammen also nahezu 2/3 ! Die übrigen 4 Branchen (s.Tabelle) teilen sich den Rest des Marktes
i.e. zu gleichen Teilen.
Um die Technologietreiber daraus abzulesen, macht es Sinn, die vom Markt gewünschten Eigenschaften in jeder der Branchen als gewichtete technische Anforderungen zu formulieren.
Branche
Marktanteil
Technologie-Treiber
Computer
37%
Schnelligkeit, Modularität, Wärmemanagement
Telekommunikation
27%
Komplexität, Gewicht/Volumen, Stromverbrauch
Consumer
11%
Funktionalität, Modularität, Recycling
Industrie/Medizin
10%
El.Sicherheit, Programmierb.keit/Flexibilität, Service
Militär/Luftfahrt
9%
Zuverlässigkeit, Komplexität/Schnelligkeit, Gewicht
Automobil
6%
Robustheit, Zuverlässigkeit, Wärmemanagement
Stückzahlmäßig ist die Sparte "Consumer" sicher der dritte große Bereich, mehr als seine 11%
vermuten lassen. Andererseits sind die Gewinnmargen i.A. dort so gering, dass neue Technologieimpulse (und Gelder dafür) eher von der Branche "Militär/Luftfahrt" ausgehen werden, zumal dieser Bereich auch in der Vergangenheit immer technologischer Treiber war, da er notwendige Aufwendungen für Entwicklungen mitzutragen bereit und in der Lage war.
Obwohl die Automobilbranche derzeit (und sicher noch lange) einen kräftigen Elektronik-Schub
erfährt, wird dort in erster Linie bewährte Technik bei minimalen Gewinnmargen für den Lieferanten gesucht, und ist somit weniger technologietreibend. Ähnliches gilt, mit Aus-nahme der Rechnerleistung-/Bildverarbeitung (die aber bei "Computer" schon dabei ist), auch für die Industrieprodukte.
1.2 Technologietreiber und Technologische Verfahren
Wir können also die Branchen Computer, Telekommunikation und Militär/Luftfahrt als entscheidende Branchen mit den folgenden Haupt-Technologietreibern heranziehen:
Komplexität, Schnelligkeit, Gewicht/Volumen, Wärmemanagement/Stromverbrauch
Zuverlässigkeit und Modularität stehen auch auf der Wunschliste, sind jedoch eher als bekannte
Systemanforderungen (Redundanz und Konstruktion) zu betrachten.
Den Technologietreibern und Anforderungen stehen technologische Verfahren und Lösungen gegenüber, die für den Zeitraum bis 2010 i.w. heute schon bekannt sind.
Technologietreiber und Anforderungen
Technologische Verfahren und Lösungen
Komplexität = hohe Verbindungsdichte :
Flächenkontakt.-BE: BGA, CSP, MCP, COB
hohe Anschlussdichte,geringe Strukturbreiten HDI/µVia-Technik, Laser-Bohren/-Belichten
Schnelligkeit = hohe Taktfrequenzen :
schnelle Impulse, hohe Bandbreite, EMV+ SI
Impedanz-LP, High-Speed-Design, kurze LB,
DCA / FlipChip, optische Verbindungstechnik
Gewicht/Volumen = kleine und leichte BG : Flexible LP, integrierte BE, weniger Cu-Dicke
leichte/dünne LP, weniger BE/ BE-Gehäuse
dünnere Lagen, TSOP-BE / Die on Board
Wärmemanagement/Stromverbrauch =
geringer Energieverbrauch, gute Ableitung
3,3 /2,5 V-Technik, intel.Energiemanagement
COB, dünne Isolation, Kühlungstechniken
AVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -1
Technologiesprünge sind immer dann möglich, wenn neue Verfahren oder Techniken zum Einsatz
kommen, wie z.B. der Laser und die optische Verbindungstechnik. Optische Schalter (Transistoren) die ohne Strom arbeiten sind gerade erfunden, rein optische ICs also nur noch eine Frage der
Zeit. Das wird wohl der Technologiesprung der Jahre 2010 bis 2020.
Was derzeit besonders fehlt sind passende elektrische Tester wie z.B. Ionen-/Elektronenstrahltester, die bisher nur in den Köpfen (und in den Entwicklungslaboren?) existieren.
Dagegen sind Trocken-Ätzverfahren oder Plasmakontaktierungsverfahren (für kleinste Strukturbreiten und Hohlräume) aus der Halbleiter-/Silizium-Branche i.P. bekannt, nur haben sie bisher
praktisch keinen Einzug in die LP-Technik gefunden, möglicherweise weil sich das Investment dafür bisher nicht rechnet - es geht gerade noch ohne.
Da die BT-Gehäuse als Verbinder und Umsetzer (sog. Interposer) zwischen den Silizium- (Die)Rastermaßen und den gröberen LP-Rastermaßen dienen, ist es u.U. auch Sache der Gehäuseund Interposer-Hersteller diese "Silizium"-Techniken auf kleineren Panelformaten einzusetzen.
Dies gilt ebenso für die Herstellung von Multi-Chip-Packages (MCP) und Chip-Sized-Packages
(CSP), vor allem in Flip-Chip Ausführung (s.1.2.1)
Schauen wir uns nun die 4 Technologie-Treiber etwas genauer an, um technische Aussagen über
die elektronische Baugruppe der Zukunft (sagen wir bis 2010) zu finden.
1.2.1. Technologietreiber: Komplexität
Bauelemente
Beginnen wir bei den Bauelementen BGA, MCP, CSP und COB. Nach Aussage der Exper-ten
sind BGA-Gehäuse mit 1500....2500 Anschlüssen bis 2010 zu erwarten. Aus Platz-gründen und
auch im Hinblick auf kürzeste Leitungslängen (High-Speed s.u.) wird die Chip and Wire-Technik
(im Gehäuse bzw. auch auf der LP) längerfristig zugunsten der Flip-Chip Technik abgelöst werden.
Dazu sind aber erhebliche Anstrengungen bei den Gehäuse-Herstellern (Rastermaß-Umsetzung
Die → LP = Interposer) notwendig.
Sowohl die Dickschicht- wie die
Dünnfilmtechnik auf KeramikBasis sind derzeit die Marktfüh-rer
bei hochpoligen GehäuseInterposern und MCM (MultichipModules), allerdings meist noch
mit Wire-Bondtechnik zur DieAnkontaktierung
(Chip and Wire).
Bild 1: Übliche WireBondtechnik
Geht man über zur Flip-Chip Technik (im Gehäuse) werden die Strukturanforderungen auf der
Chip-Seite extrem. Die Chip-Rastermaße liegen bei 0,1... 0,2 mm, die Leiterbahnbreiten im Interposer bei 20...30µm. Das kann bei
hochpoligen Dies vermtl. nur die
Dünnfilmtechnik wirtschaftlich
leisten, die (auf kleinen Keramikflächen) typ. um den Faktor 4 - 5
feinere Strukturen als die konventionelle LP-Technik beherrscht.
Nach Umsetzung stehen auf der
LP-Seite Rastermaße von 0,5 und
0,8 mm an.
Bild 2: Flip-Chip-Montage
Quelle: IPC-Roadmap 2000
AVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -2
Seit einiger Zeit kommen für nicht zu hochpolige/große BGA-Gehäuse bis 1,27 bzw. 1,0 mm Raster, Plastik-BGAs mit Interposern aus organischen Materialien (BT) auf den Markt, die durch den
Wegfall der Keramik deutlich preiswerter sind (aber auch verwerfungsanfälliger). Diese Technik
zusammen mit der höheren Ausbeute bei der Die-Herstellung ermöglicht es jetzt, wirtschaftlich
Multi-Chip-Packages herzustellen, also quasi ein Comeback der wenig erfolgreichen Multi-ChipModules (MCM) auf Keramik-Basis mit schlechter Ausbeute wegen unbekannter Die-Qualität.
Die Rastermaße für nicht sehr hochpolige Plastik-BGAs (bis ca.700 Pins) und Multi-Chip-Packages
liegen auf der Leiterplatte bei 1,27 bzw. 1,0 mm, für hochpolige Keramik-BGAs mit 1500 bis 2500
Pins werden sie auf 0,8 / 0,65 und 0,5mm Raster schrumpfen. Für die CSP werden bei steigender
Padzahl (100 ... 500) die gängigen Rastermaße von derzeit 0,8mm auf 0,65 und 0,5 sinken, für
sehr hochpolige CSP bis 1000 Pads sogar auf 0,4 mm [4] .
Leiterplatte
BGAs mit Raster-Anschlussmaße von 1,27 mm sind bei nicht zu hoher Kontaktanzahl (max.
300...400 Kontakte, davon 40% VCC/GND, d.h. einer Tiefe der Anbindungsreihen ≤ 6) noch mit
konventioneller LP-Technik beherrschbar, also mit mechanischen DK-Bohrungen um 0,3mm und
LB-Breiten um 125-150µm (je 2 Leiterzüge auf Innen- und Außenlagen)
Bei 1,27er Raster können noch
2 Leiterbahnen mit 125-140µm geroutet werden, bei 1,0 mm-Raster nur
noch 1 Leiterbahn bei gleichem Bohrduchmesser und gleicher Leiterbahnbreite.
Bild3: Routingkanäle bei 1,27 mm
und 1,0 mm (IPC-Roadmap)
Bei 1,0mm-Padraster wären DK-Bohrungen ≤ 0,25mm und 100µm Leiterbahnen erforder-lich, um
noch 2 Leiterzügen je Lage routen zu können. Da die Kontaktzahl dieser µBGA jedoch höher liegt
ist eine Anbindung mit konventioneller Technik kaum noch möglich.
Hier kommt die HDI/Micro-Via-Technik
zum Einsatz, die durch
die Möglichkeit des
Via-in-Pad bei 125µm
Bohrungen (350µm
Target Pad) sogar 3
Leiterbahnen mit je
90...95µm zwischen
den Sacklochbohrungen durchführen
kann und damit bei
voller Belegung aller
Pads bis zu einer Tiefe
von
6 BGA-Reihen anschließt, bei typ. 40...
50% VCC/GND deutlich tiefer (7-8 Reihen).
(Bild 4)
Bei Rastermaßen 0,8mm oder feiner ist die MicroVia-Technik absolut zwingend.
AVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -3
Die aus der "Komplexität" resultierenden Anforderungen an die Baugruppe sind :
Bauelemente
Anschlusspads
BGA-Anschlusstiefe
1,27er
BGA, MCP
1,0er
BGA, MCP
hochpolige
µBGA, MCP, CSP
250 ... 400
400 ... 700
900 / 1500 / 2500
(CSP: 100 ... 500)
6/10/6: 5 - 6 Reihen 8/12/8: 7 - 8 Reihen 13/32/13: 9 - 13 Reihen
Raster auf der LP
1,27 mm
1,0 mm
0,8 / 0,65 / 0,5mm
Bohrdurchmesser
0,3 mm
125 µm
100... 50 µm
Via-Paddurchmesser
0,5 mm
350 µm
300 ... 200 µm
Leiterzüge zw. Vias
2
3
3 / 3 / 3
SBU-Lagen / Seite
----
2
3 / 3...4 / 4
Leiterbahnbreiten
130 µm
95 µm
75 / 60 / 45 µm
Fertigungstechnik
Konvent.DK
HDI /µVia
HDI /µVia
1.2.2. Technologietreiber: Schnelligkeit
Sehr hohe Datenraten im Bereich Gbit/s werden bei der dynamischen Bildverarbeitung z.B. für
Videoanimationen benötigt. Heutige Videoprozessoren aber auch CPUs sind in der Lage dies zu
leisten. Dazu werden sie intern mit über 1GHz getaktet und die Datenkanalbreite wird stetig erhöht
von ehemals 8 bit auf derzeit 32 oder 64 bit (intern) um
Impuls-Anstiegszeit tr und Taktzeit T
durch Parallellverarbeitung mehr Da-tendurchsatz zu
erzielen. Die Impulsanstiegszeiten betragen ca. 10...20%
der Taktzeit. Bei Taktzeiten von 1ns (1GHz) wären das
0,1... 0,2ns bei 10ns Takt (100MHz) noch 1... 2ns.
Damit wird eine physikalische "Grenze" überschritten:
tr
Durch die begrenzte Lichtgeschwindigkeit wird die
Signallaufzeit auf der Leitung einer Leiterplatte (also die
Zeit, die der Impuls vom Sender bis zum Empfänger
benötigt) größer als die Impulsan-stiegszeit tr. Damit wird die Leiterbahn zur Wellenleitung mit
Signalreflexionen an den Enden und Abstrahlungseffekten (EMV). Sie muss als Hochfrequenzleitung ausgelegt werden um Fehlfunktionen und Störungen zu vermeiden. Man spricht von der Signal-Integrität (SI).
T
Je kürzer die Impulsanstiegszeit tr desto höher ist die sog. Bandbreite (Frequenzumfang) des
Signals und umso größer die Schwierigkeiten, es unverfälscht über die Leitung zu über-tragen.
Deshalb ist auch bisher der Takt auf der LP "nur" ca. 200MHz, obwohl der IC-Takt
bereits über 1 GHz beträgt. Doch im IC sind die Leitungen sehr kurz, da stört es noch nicht.
Impedanzkontrollierte Leiterplatten
Die Lösung des Problems sind Leiterbahnen mit konstanter Impedanz (Wellenwiderstand) und
deren richtige Verlegung und Terminierung mittels Widerständen, das sog. High-Speed-Design.
Impedanz-kontrollierte Leiterplatten in Multilayer-Ausführung (Microstrip und Strip-line-Aufbau)
werden benötigt. Dabei sind wegen der nicht konstanten Impedanz Übergänge zwischen Leiterplatten über Stecker und Kabel besonders kritisch, bei zunehmender Schnel-ligkeit auch der Übergang vom Chip (Die) zur Leiterplatte (Bonddrähte). Kurze Entfernungen sind von großem Vorteil.
AVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -4
Konstruktiv hat das folgende Konsequenzen für die zukünftige Baugruppe:
ƒ
Vermeiden langer Wege durch geänderte Montagetechniken d.h. Integration möglichst vieler
High-Speed Funktionen in die IC (→ hochpoliger!), in Multi-Chip-Packages (MCP/MCM) oder
nahe beieinander auf der Leiterplatte.
ƒ
Nutzung der 3. Dimension
(MCP/MCM sowie Hybridschaltungen im Huckepack) und
Ersatz bisheriger Vielfach-Steckkartentechnik mit Backplane durch
Parallel-Stecktechnik.
Bild 5: Kurze Wege, Nutzung der 3.Dimension (Huckepack)
ƒ
Ersatz der Wire-Bondtechnik im Bauteil-Gehäuse durch Flip-Chip-Technik oder Direkt-ChipAttach (DCA) auf der Leiterplatte.
ƒ
Vermeiden von Signalwegen durch DK-Bohrungen, die Potentiallagen kreuzen und dabei die
LP-Seite wechseln. Dies ist ideal möglich mittels HDI-Technik, bei der die MicroVia-Bohrungen
Sacklöcher sind und die Signallagen als Dual-Stripline aufgebaut sind. Alle schnellen Signale
laufen innerhalb der Lagen 2 und 3 bzw. 8 und 9.
Bild 6: Dual-Stripline Impedanz-Multilayer in HDITechnologie
Layer 1 (GND- flooded)
Layer 2 (Signals x )
Layer 3 (Signals y )
Layer 4 ( VCC )
Corelayer (VCC + GND)
Layer 7 ( VCC )
Layer 8 (Signals y )
Layer 9 (Signals x )
Layer 10 (GND- flooded)
Stromversorgungslagen als Plattenkondensator
Weitere Besonderheit dieser Baugruppe sind die Potential-Kernlagen (Corelayer), die hier als Plattenkondensator mit kleinstmöglichem Abstand (≤ 50µm) eingefügt sind. High-Speed-Signale benötigen eine extrem niederimpedante
Stromversorgung und Kondensatoren zum Abblocken (Filtern) von Störungen. Diese Filterfunktion könnte
das Kernlagenpaar aus VCC und
GND sogar vollständig übernehmen,
falls es nur genügend Kapazität besitzt . Der geringe Lagenabstand
sorgt für die geringe Impedanz der
Stromversorgung (1000x besser als
eine Leitung), wobei deren Entfernung zu jedem beliebigen Bauteil
dabei geringer als 1mm (z-Achse)
Bild 7: BT-Gehäuse mit integriertem FlächenkonAVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -5
ist. Damit könnten alle Oberflächen-Kondensatoren bis auf den zentralen Lade-Elko entfallen!
Reicht die Leiterplatten-kapazität nicht aus, kann die Filterfunktion alternativ auch von den Bauteil-Gehäusen selbst übernommen werden, deren Boden durch Einsatz von KondensatorDielektrika als ein gemeinsamer Flächen-Kondensator für alle Anschlüsse konstruiert werden
kann. Dieser wäre dann in unmittelbarer Nähe aller VCC- und GND-Stromversorgungskontakte.
Für hochpolige Gehäuse ist es schon jetzt problematisch, SMD-Filterkondensatoren dicht
an die VCC-/GND-An-schlusskontakte zu plazieren, was aber für
High-Speed Bauelemente absolut notwendig ist.
Entsprechendes gilt für Terminierungs-Widerstände,
die zum Anpassen der IC-Aus- und Eingänge an die Impedanzleitung
benötigt werden. Auch diese müssen
so dicht wie möglich an den Signal-Ausgängen oder Eingängen plaziert sein, und zwar umso dichter, je kürzer der Impulsanstieg ist. Für
hochpolige BGAs ist dies für innere Anschlussreihen prinzipiell nicht
möglich und die LP-Rückseite scheidet aus Signal-Integritätsgründen
aus.
Integration von Terminierungswiderständen in die Leiterplatte
Anders als bei den Kondensatoren ist hier jedoch die Plazierung und Kontaktierung der Widerstände abhängig von der Funktion des Aus- bzw. Einganges sowie dem Leiterbahn-Layout. Eine
Integration in das BT-Gehäuse macht daher keinen Sinn und ist auch aus Gründen zusätzlicher
Verlustwärme nicht praktikabel.
Diese Widerstände könnten jedoch layoutspezifisch in die Leiterplatte direkt unter dem BGAGehäuse integriert werden. Diese bereits verfügbare Technologie (z.B. SIMOV) wird sich für HighSpeed-Anwendungen etablieren, sofern es die Anwendung erzwingt oder Preisvorteile bestehen.
Bild 8
Werkbild Inboard GmbH
Handlungsbedarf besteht hier vor allem bei den CAD-Tools, die hier noch wenig Lösungen anbieten. Auch bei HDI-Layouts sind die Designregeln für Mikrovias mit "Capture"- und "Targetpad"
doch erheblich abweichend von der konventionellen DK-Technik.
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Kap.1 -6
Optische Verbindungstechnik
Die Eingangs erwähnte optische Verbindungstechnik mit Glasfasertechnik oder transparen-ten
Polymeren hat große Vorteile gegenüber der elektrischen Signalübertragung und wird deshalb
zuerst für High-Speed Anwendungen zum Einsatz kommen:
Übertragung extrem hoher Signal-Bandbreiten auf einer Faser
Möglichkeit ganze Busse durch Multiplexing auf einer Faser zu übertragen
Keine Abstrahlung elektromagnetischer Felder (EMV, Abhörsicherheit)
Absolut störfest gegenüber elektromagnetischen Feldern (Übertragungssicherheit)
Keine Kopiereffekte (Übersprechen) durch Felder auf Nachbarleitungen
Geringe Signaldämpfung und Signalverfälschung
ƒ
ƒ
ƒ
ƒ
ƒ
ƒ
optischer
Koppler
Strahlumlenkung
Core
Prepreg
optische
Wellenleiter
Prepreg
Masselage
Mikrostreifenleitungen
©
SIEMENS AG IC C-LAB 1999
Core
Prepreg
Core
Bild 9 : Konzept einer elektrisch-optischen Leiterplatte
Quelle: Elmar Griese, Siemens C-Lab [5]
Aufgrund der Signalübertragungsprobleme auf Rückwandverdrahtun-gen
(Backpanels) wird die optische Verbindungstechnik vermtl. auf passiven Backplanes zuerst ihren Einzug halten. Es gibt
bereits gute optische Steckverbinder jedoch noch keine ausgereiften Lösungen
für die optische Ankontaktierung von Bauelementen. Auch sind rein optisch (ohne
Strom) schaltende ICs noch nicht entwickelt, wohl aber ist der rein optisch arbeitender, photonen-gesteuerter Transitor
bereits erfunden.
Die Elektronik wird sich in die Zweige
Leistungs-Elektronik und Photronik entwickeln.
Anforderungen an die Baugruppe aufgrund des Technologietreibers "Schnelligkeit" :
ƒ
ƒ
ƒ
ƒ
ƒ
ƒ
ƒ
ƒ
Impedanzkontrollierte Leiterplatten und High-Speed Design
Kompaktes System-Design: Nutzung der 3.Dimension (MCP/ Hybrid) & Chip-Integration
Parallel-Stecktechniken anstelle konventioneller Backplanes
Bauelemente in Flip-Chip-Technik und hochpolige BGAs mit MicroVia-Technik (HDI)
Ausbildung des Leiterplattenkerns als Kondensator / Integration in Bauteilgehäuse
Integration von verteilten Terminierungs-Widerständen in die Leiterplatte
Entwicklung elektrisch-optischer Leiterplatten; Ersatz von Busstrukturen durch Lichtleiter
Verstärkte Nutzung von CAE-Tools für System-Simulation und physikal. Signalverhalten
1.2.3. Technologietreiber: Gewicht / Volumen
Der wachsende Nachfrage nach "Portabilität"
elektronischer Produkte wie z.B. bei Mobil-telefonen,
Laptops, MP3-Playern, Kameras und GPS-Empfän-gern,
um nur einige bekannte zu nennen, erhöht den Bedarf
an leichter und kompakter Elektronik.
Die Forderung nach Gewichts- und Volumeneinsparung
kann erfüllt werden durch höhere On-Chip-Integration
auf Silizium, also weniger, aber hochintegrierte Bauelemente, dichter verdrahtete und dünnere Leiterplatten,
dünnere Cu-Stärken und flachere BT-Gehäuseformen
wie TSOP, TQFP oder Chip on Board (COB) ohne
Gehäuse und leichtere Stromversorgung.
Flexible Schaltung, Werkbild Schoel-
Mit kleiner werdenden Gehäusen wird der Platz für
starre, flächige Baugruppen immer geringer. Flexible Baugruppen, die sich dem Raumangebot
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Kap.1 -7
anpassen können sind gefragt. Gleichzeitig verringern sie den Aufwand für Verkabelung und
Steckkontakte, was sich sowohl im Volumen und Gewicht wie auch in der Zuverlässigkeit und den
Kosten auswirkt.
Auch gerade im Hinblick auf High-Speed-Signale ist das ebenfalls ein wichtiger Vorteil, zumal darüber hinaus auch die elektrischen Eigenschaften flexibler Materialien (Polyimid) wie niedrige Dielektrizitäts-konstante und geringer Verlustfaktor hinzukommen.
Stellen wir Vor- und Nachteile gegenüber, um die voraussichtl. Entwicklung abzuschätzen:
Vorteile flexibler Schaltungen
Nachteile flexibler Schaltungen
Leicht, flexibel (3D) direkt steckbar (zuverlässig) Material teurer als bei starren Leiterplatten
Gute HF-elektrische Eigenschaften
Schwieriger zu Fertigen (Handling)
Hohe thermische Stabilität
Schwieriger zu Bestücken (Handling)
Glatte Oberfläche für gute SMD-Montage
Wenig bekannt bei Layoutern/Entwicklern
Ohne Faser-Verstärkung ideal f. HDI-Technik
Geringer Marktanteil, auch dadurch teurer
Die inhärenten Vorteile von flexiblen Leiter"platten" machen sie zu den am vielseitigsten einsetzbaren Verbindungsstrukturen. Der Markt flexibler Schaltungen wächst schneller als der für starre
Leiterplatten und hat sich in den letzten Jahren verlagert vom militärischen Sektor zum Consumerbereich (s.o.) und damit in einen Massenmarkt. Bei genügend großen Stückzahlen wird die Schaltungsherstellung von "Rolle-zu-Rolle" wirtschaftlich, was die Ausbeute und das Handling vereinfachen wird und die Herstellung preiswerter werden lässt.
Es ist daher zu erwarten, dass flexible Schaltungen erheblich an Bedeutung zunehmen werden.
Entwickler und LP-Layouter/Designer müssen sich stärker damit befassen.
Insgesamt wird sich also der Technologietreiber Gewicht/Volumen wie folgt auswirken:
ƒ
ƒ
ƒ
ƒ
ƒ
ƒ
Kleinere, leichtere Gehäuseformen sowie COB
Höher integrierte Bauelemente mit geringerem Pitch
Dichter verdrahtete, dünne Leiterplatten mit weniger Kupfer
Flexible Schaltungen mit 3-dimensionaler Einbaumöglichkeit
Direktsteckbare, flexible Schaltungen ohne Stecker und Kabel
Geringerer Ruheleistungsbedarf für weniger Stromversorgung (Akku)
1.2.4 Technologietreiber: Wärmemanagement / Stromverbrauch
Mit zunehmenden Taktfrequenzen werden immer mehr Ladungen je Zeiteinheit bewegt, d.h. der
Stromverbrauch steigt. Deutlich sichtbar wird das bei den CPUs der Personalcomputer, die mittlerweile alle einen großen Kühlungsaufwand mittels Kühlkörper und CPU-Lüfter benötigen um
nicht auszufallen.
Die zunehmende Integration und Verdichtung auf Siliziumebene führt selbst bei gleich-beibender
Leistungsaufnahme zu erhöhter Wärmedichte (W/cm²) und damit erhöhtem Aufwand zur Wärmeverteilung und Abfuhr.
Andererseits ist im Hinblick auf die Portabilität wenig Stromverbrauch erwünscht und wird auch
erzielt, jedoch nicht bei den hochgetakteten Bauelementen im Betrieb sondern bei der Ruhestromaufnahme und den Peripherie-Bausteinen wie Display/Beleuchtung, Laufwerken und den Leckströmen im Akku.
Eine Verringerung der Leistungsaufnahme im Betrieb wird erzielt durch den Übergang zu geringeren Betriebsspannungen, die ihrerseits zu geringeren Treiberströmen der ICs führen. Bisher ist der
Übergang von 5V zu 3,3V für CPUs und hochgetaktete Bauteile i.w. vollzogen, 2,5V sind anvisiert ,
die 1,5 oder 1V-Technik auf breiter Basis steht allerdings noch in weiter Ferne. Die zunehmenden
Taktfrequenzen zehren allerdings diesen Gewinn z.Zt. wieder auf.
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Kap.1 -8
Dünne Dielektrikumsdicken verbessern die Wärmeabfuhr durch die Leiterplatte hindurch, sofern
metallische Leitebenen (Potentiallagen) oder zusätzliche Metallbleche in der LP oder auf der Rückseite (Heatsinks) die Wärme ableiten können. Direkter Chip-Kontakt zu einer Kupferfläche auf der
Leiterplatte (COB) oder der geschickte Einbau des IC-Die kopfüber in eine Metallgehäuse bieten
auch für hohe Wärmedichten Lösungsmöglichkeiten.
Bild 11 : BGA-Gehäuse mit integriertem Kühlkörper (IPC-Roadmap 2000/2001)
Die Auswirkungem des Technologietreibers "Wärmemanagement / Stromverbrauch" :
ƒ
Übergang zu Low-Volt-Techniken 3,3 V - 2,5V - 1,5V
ƒ
Intelligentes Energiemanagement zur Senkung der Ruhestromaufnahme
ƒ
Bauelementgehäuse mit integriertem Kühlkörper oder DCA auf Keramik-MCM
ƒ
Bedarf an Kühlelementen in der Leiterplatte (innere oder äußere Heatsinks)
ƒ
Verbesserte Wärmeleitung durch die Leiterplatte für COB auf Kupferoberflächen
ƒ
Thermo-Simulation des Systems vor dem Design der Leiterplatte wird notwendig
Die aus den 4 Technologietreibern folgenden Forderungen werden sehr gut durch eine
impedanzkontrollierte, flexible Multilayer-Schaltung in HDI-Technik (2[2]0) erfüllt:
Kühlblech (Heatsink)
Dicke
25µ
100µ
50µ
100µ
25µ
0,3mm
GND
Sig x
Sig.y
VCC
Bild 12
Da bei dieser nur 4-lagigen Leiterplatte auf einen Potentiallagen-Kondensatorkern verzichtet wurde, impliziert dies für High-Speed-Bauteile die Verwendung von Bauteilgehäusen mit integriertem
Kondensatorkern gemäß Bild 7.
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1.2.5 Zusammenfassung
Aus den Marktanforderungen der 3 Branchen Computer, Telekommunikation und Militär& Luftfahrt, die nach Umsatz zusammen etwa 3/4 des Elektronik-Marktes ausmachen, können 4 HauptTechnologietreiber abgeleitet werden: Komplexität, Schnelligkeit, Gewicht/Volumen sowie Wärmemanage-ment/Stromverbrauch. Diese können jeweils in technische Anforderungen an die Baugruppe umge-setzt werden. Zu deren Erfüllung stehen technologische Verfahren und Lösungen
zur Verfügung, die i.w. heute schon bekannt sind, also keine Technologiesprünge voraussetzen.
Ein Technologiesprung durch die Laserbearbeitung (Bohren, Belichten) ist erfolgt, die optische
Verbindungstechnik/Optronik mit rein optischen Schaltern wird den nächsten großen Technologiesprung in 5-10 Jahren auslösen. Elektronen-/Ionenstrahltester sind noch nicht verfügbar, würden
aber auch eher eine entscheidende Verbesserung als einen Technologiesprung darstellen.
Die 4 Haupt-Technologietreiber führen schließlich zu resultierenden Anforderungen an die Baugruppe der Zukunft. Soweit wirtschaftlich umsetzbar, werden diese Anforderungen in den nächsten
Jahren die Entwicklung der Baugruppen bestimmen.
Aus dem Treiber "Komplexität" folgen konstruktive Maße für Bauelemente und Leiterplatte. Das
Anschlussrastermaß flächenkontaktierter BGAs bzw. µBGAs wird danach von derzeit 1,27 über
1,0 und 0,8 bis zu 0,5mm in dem absehbaren Zeitraum von ca.10 Jahren sinken, einhergehend
mit einer Zunahme der Anschlusskontakte für BGAs von 400 auf bis zu 2500 Pins. Ab 1,0mm
Raster ist die HDI-Mikrovia Fertigungstechnik nötig, um die Anbindung aller Kontakte eines BGA
sicherzustellen. Die Leiterbahnbreiten sinken von typ. 125µm über 100µm bei 1,0mm-Raster auf
75µm (0,8mm) und müssen bei 0,5mm-Raster 45µm oder weniger erreichen. Für CSP wird mit
zunehmender Padzahl das Raster von 0,8 auf 0,5mm und für sehr hochpolige CSP mit 1000 Kontakten auf 0,4mm sinken.
Der Technologietreiber "Schnelligkeit" setzt flächenkontaktierte Bauelemente voraus, wobei
Bauele-mente in Flip-Chip-Kontaktierung (im Gehäuse oder auf der LP) mit zunehmender Geschwindigkeit an Bedeutung gewinnen. Aus signalelektrischen Gründen wäre die Integration eines
hochkapazitiven Flächenkondensators in den Boden (Interposer) des Bauelementgehäuses ideal.
Die Leiterplatten müssen zunehmend impedanzkontolliert als Multilayer konstruiert werden, das
LP-Layout als High-Speed-Design ausgeführt werden. Dazu sind Simulationen des physikalischen
Signalverhaltens auf der Leiterplatte unerlässlich. Für die niederimpedante Stromversorgung von
High-Speed-Schaltungen müssen die Potentiallagen in der Leiterplatte als dünner Plattenkondensatorkern ausgebildet werden. Durch Nutzung der 3.Dimension mittels Multi-Chip-Packages oder
Hybrid-Schaltungen im Huckepack werden die Signalwege verkürzt, eine zunehmende Forderung,
die auch durch Parallel-Stecktechnik der Baugruppen anstelle einer zentralen Backplane erzielt
wird. Die für die schnellen elektrischen Impulssignale erforderlichen Terminierungs-Widerstände
finden kaum noch einen geeigneten Platz auf der Leiterplatte und müssen teilweise nach innen
unter die BGA-Gehäuse verlagert, d.h. in die Leiterplatte integriert werden.
Der Technologietreiber "Gewicht/Volumen" verlangt nach dünneren Leiterplatten, idealerweise
flexible Schaltungen mit 3-dimensionaler Anpassungsfähigkeit und direkter Steckmöglichkeit nahezu aller Verbindungen. Höher integrierte Bauelemente mit geringerem Pitch sind leichter als mehrere weniger dichte Bauelemente, wodurch wiederum die Verdrahtungsdichte auf der Leiterplatte
zunimmt. COB führt zu weiterer Gewichts- und Volumeneinsparung.
Die Auswirkungen des Technologietreibers " Wärmemanagement / Stromverbrauch" sind der
Übergang zu Low-Volt-Techniken (3,3 V - 2,5V - 1,5V), Bauelementgehäuse mit integriertem Kühlkörper oder DCA auf Keramik-MCM, die Leiterplatte wird zunehmend Kühlbleche/-flächen beinhalten müssen und das System muss vorab auch thermisch simuliert werden.
Literatur
[1] IPC-Roadmap "The National Technology Roadmap for Electronic Interconnections 2000/2001"
[2] "Europäischer Technologie- und Trendbericht 2001/ 2002 über HDI/Microvia-Leiterplatten",
VDE/VDI-GMM, ZVEI/VdL, EIPC, FED 2001/2002
[3] Technologie-Roadmap 2000, ZVEI -Schriftenreihe Fachverband Bauelemente der Elektronik
[4] Gustl Keller: Neue Trends im Packaging, Workshop 9, FED-Konferenzband 2000, Bayreuth
[5] Elmar Griese : Leiterplatten der nächsten Generation: GHz-Bandbreiten durch optische Verbindungstechnik; FED Vortragsband - Konferenz Elektronik-Design 2000; Bayreuth
AVT: HighTech/HighSpeed-Baugruppen ∗ FB Elektro- und Informationstechnik der FH Gießen-Friedberg ∗ Prof.Dr.Rainer Thüringer
Kap.1 -10
1.3 Systemanforderungen für High-Speed-Signale
1.3.1 Signalweg über Baugruppengrenzen hinweg - Signalverfälschungen
Laufen High-Speed-Signale mit Anstiegs- oder Abfallzeiten der Schaltflanken im Nanosekundenbereich über Leiterplatten, insbesondere auch über deren Grenzen hinaus, so beeinflussen die
kapazitiven und induktiven Eigenschaften der Leiterbahnen, Bohrungen, Stecker und Potentiallagen die Signalform erheblich. Die Leiterplatte wird zu einem passiven Bauelement, das die Schaltungseigenschaften maßgeblich beeinflusst.
Problem: Die Signale müssen schnell und unverfälscht von A nach B gelangen.
System-Anforderungen für “High-Speed”-Signale
Auf dem Weg von
A nach B laufen die
Signale über die Leiterplatte, die Stecker
und das Backpanel
(Mutterplatine).
+VDD
Indukt.
Motherboard
PCB
PCB
Connector
Indukt.
Connector
Indukt.
GNDLB
GNDLB
< 3ns
LB & Stecker verhalten
sich wie ein Tiefpassfilter
Leiterbahnen wirken
i.w. induktiv, Steckkontakte und DKLöcher i.w. kapazitiv
auf die Signale.
Sie wirken in ihrer
Gesamheit auf das
Signal von A nach B
wie ein Tiefpassfilter,
das hohe Frequenzanteile entfernt.
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Kap.1 -11
1.3.2 High-Speed-Design Forderungen
Ziel:
1. Kurze Wege, wenige Kontakt-Übergänge
2. L/C-Verhältnis auf den Leiterplatten konstant halten
Lösung:
Dritte Dimension stärker nutzen
⇒
Bauelemente & Anschlüsse kompakter ⇒
Leiterbahnen mit konstanter Impedanz ⇒
MCM (Multichip-Module)
SMD, BGA, COB
Impedanz-LP
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Kap.1 -12
Hightech-ICs: Typ. Daten
Bisher
In Zukunft
Kontaktzahl:
QFP : 200 ... 400
BGA: 300 ... 600
Kontaktzahl:
COB / BGA: 800 ... 1500
Pin-Raster:
QFP : 0,35 ... 0,6 mm
BGA: 1,00 ... 2,54 mm
Pin-Raster:
COB : 0,1 ... 0,2 mm
BGA: 0,8 / 0,65 / 0,5 mm
Bus-Taktfrequenzen:
25 ... 266 MHz
Flanken: 0,5 ... 5 ns
IC-/ Bus-Taktfrequenzen:
> 5 GHz / 500 MHz
Flanken: 100 ... 500 ps
Wärmeverlustleistung:
CMOS : 2 ... 10 W
ECL,GaAs : > 10 W
Wärmeverlustleistung:
… 250 W pro Board
FH-Giessen/Dr.Thüringer
IMP_LP01
Die Anforderungen sind oft konkurrierend:
• Hohe Verbindungsdichten erfordern zur Begrenzung von unerwünschten Übersprechen
relativ hohe Lagenzahlen. Lagenwechsel benötigen Vias, die schnelle Signale verfälschen
• Schnellgetaktete, hochintegrierte Bauelemente erzeugen hohe Wärmedichten. Die notwendige Wärmeabfuhr erfordert Wärmeleitungs-Maßnahmen wie Thermal-Vias oder
Leiterplatten-Ausbrüche, die die Entflechtung und Bestückung einschränken.
• Definierte LB-Impedanzen auf Innenlagen (Stripline) erfordern zusätzliche Potentiallagen mit großen Lagenabständen und ergeben somit relativ dicke LP mit verringerter
Wärmeableitung.
Anforderungen an Hightech- / HighSpeed Leiterplatten
Kleine Strukturbreiten
: typ. 75 ... 150 µm
Hohe Verbindungsdichte: Sackloch-Multilayer O 0,1 ... 0,3 mm
(z.B. Laser-Vias bzw. Plasma-Ätztechnik)
oder microverdrahtete LP (Microwire)
Beidseitige Bestückung :
SMD, BGA, MCM, COB
Hohe Wärmeabfuhr
Metallkerne oder -bleche
:
Übertragungs-Qualität :
Definierte Impedanzen der Signallagen
wenige Lagenwechsel & Vias
"HF"- Stromversorgung
:
Potentiallagen als Platten-Kondensator
Störungs-Abschirmung
:
Potentialflächen über Signallagen
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Kap.1 -13
1.3.3 Der Systemdesigner
Die Summe der Anforderungen an heutige Baugruppen - EMV, High-Speed, Wärmeabfuhr, und
Hochtechnologie- Fertigungsverfahren verlangen vom Layouter vertiefte Kenntnisse über elektronische Leitungs-Eigenschaften und Hochfrequenztechnik, Physik und Mechanik. Darüber hinaus
benötigt er die Fähigkeit, mit diesem Hintergrundwissen gezielt layoutbegleitend Simulationen mit
CAE-Tools auszuführen.
Der LP-Layouter von Hightech-/High-SpeedSystemen (die morgen die Mehrheit aller
Layouts darstellen werden) muss sowohl
CAD, CAM und CAE-Kenntnisse besitzen
wie auch die o.g. Grundlagen-kenntnisse um
die gegenseitige Beein-flussung aller Anforderungen an das Gesamt-System zu berücksichtigen Er muss System-Designer sein !
System-Design
MechanikEntwicklung
LogikEntwicklung
SystemDesigner
ThermalHaushalt
LP-Layouter
Produktion
& Testen
SignalIntegrität/
Impedanz
EMV/CE
Kosten
(Einkauf)
Der System-Designer braucht i.A. eine Ingenieur- oder Techniker-Ausbildung in Elektrotechnik/Physik mit fundiertem elektrotechnischem und physikalischem Grundwissen
einschließlich EMV/Hochfrequenz. Er benötigt darüber hinaus Berufserfahrung in LPFertigung, BG-Bestückung und Gerätekonstruktion. Bei entsprechender Weiterbildung
kann u.U. auch ein elektrotechnisch ausgebildeter Layouter mit beruflich breiter Erfahrungs- basis diese Aufgabe übernehmen.
Aufgrund dieses übergreifenden Wissens
sitzt er i.d.R. nicht (mehr) selbst am CADTool, sondern arbeitet mit Simulations-Tools im Team mit LP-Layoutern. Er ist Makler, Berater und
Koordinator aller Systembeteiligten. Er ist (noch) die Ausnahme.
Berufsqualifikation des System-Designers i.Vgl. zum LP-Layouter
LP-Layouter
System-Designer
Funktion / Kompetenz
Auftragnehmer des Entwicklers
(z.T. Partner)
Berater & Koordinator aller Systembeteiligten
Allgemeine Fähigkeiten
Mechanische Kenntnisse Geometrisches Denken Regelnbezog.Vorgehen Zuverlässigkeit
System- und Kostendenken
Teamfähigkeit; Kreativität
Präsentationstechniken
Fachliche Qualifikation
CAD-Tool-Erfahrung
LP- & Bauteil-Kenntnisse
Elektrotechn.Grundkennt. Layoutpraxis; LP-Normen
Toolkenntnisse: CAE+CAD+
CAM ; Fertigungserfahrung
Physikal. + elektron. Wissen
Endprodukt-Normen (CE)
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Kap.1 -14
1.3.4 Wann spricht man von High-Speed-Elektronik ?
Zum zunehmender Taktfrequenz müssen Bauelemente auch immer schneller schalten, d.h. ihren
Zustand von LOW nach HIGH (oder umgekehrt) ändern. Logische Schaltkreise haben heute
Schaltzeiten um 1ns oder noch darunter - auch wenn die Taktfrequenz dies oft garnicht erfordert.
• Signal-Ozillation und Abstrahlung
Sowohl die Clockfrequenz, aber mehr
noch die Flankensteilheit bestimmen, ob
ein sog. High-Speed-Design erforderlich
ist. Steilflankige Schaltvorgänge erzeugen zum einen hochfrequente
Oberwellen, die Oszillationen und
Abstrahlung auf Leitungen.
Darüber hinaus kann das Digital-Signal
nicht oder nur verzögert ausgewertet
werden, da es keinen stabilen Zustand
einnimmt.
• Übersprechen (Crosstalk)
Durch Magnetfelder von Stromimpulsen
induzierte Spannungen wachsen proportional mit abnehmender Schaltzeit und
verursachen Signalkopplungen zwischen
Leitungen, das sog. Übersprechen
(Crosstalk).
Wird die Überkopplung zu groß, schaltet
die passive Nachbarleitung unkontrolliert.
Aktive Leitung
VH
Passive
Leitung
VL
•
Signalsynchronisierung
(Timing Delay)
Die sich ausbreitenden
Signale legen auf Leiterplatten in 1ns etwa 15cm
zurück (annähernd halbe
Lichtgeschwindigkeit).
Bei schnellen Systemen
müssen Clock und Signale (auf Busleitungen)
in einem engen Zeitfenster (< 1ns) synchron den
Empfänger erreichen
und ansteuern. Damit
kommt den Leiterbahnlängen zwischen Sender
und Empfänger eine
entscheidende Bedeutung zu.
Clock
Chip
Chip
Signal A
Signale A und B
müssen den Empfänger-Chip im
gleichen ClockZyklus erreichen.
Signal B
AB
Time
Bei geringer
Clockfrequenz ist
der Zeitunterschied
zw. A und B unbedeutend, nicht jedoch bei erhöhter
Clockfrequenz
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Kap.1 -15
• Reflexionen und Fehltriggerungen
Kurze Impulse werden an (hochohmigen) Leitungsenden oder Leitungsverzweigungen teilweise
oder gänzlich reflektiert, was zu Mehrfachtriggerungen (Multicrossingsfehlern), d.h. Fehlschaltungen führen kann. Ausserdem werden sie gedämpft und verzerrt.
Multi-Crossing Fehler
3V
VH
VH
Overshoot / Undershoot
V
V
GND
• Spannungseinbrüche in der Stromversorgung
Schließlich benötigen schnell schaltende Bus-Treiber
im ns-Bereich hohe Impulsströme von mehreren Ampere aus dem Stromversorgungssystem, was zu Spannungseinbrüchen und gegenseitigen Störungen verscheidener Schaltkreise führen kann oder ein schnelles
Schalten des Treibers unmöglich macht, also verzögert.
I-
+3V
ges
Z = 60 Ohm
GND
ZELKO
RDC
1/ωC
L'/C'
High-Speed Design-Maßnahmen
Als grobe Richtschnur gilt, dass ab Schaltzeiten im ns-Bereich (unabhängig von der Clockfrequenz!) die o.g. Effekte auf Leiterplatten dominant werden und Gegenmaßnahmen durch ein
sog. High-Speed-Design erfordern:
•
Hohe Integration der Bauteile (IC, MCM, ML-LP) zur Minimierung der Signalwege
•
Impedanzkontrollierte Leiterbahnen mit Anpass- oder Abschlusswiderständen
•
Leiterplatten-Lagenaufbau mit definierten Impedanzen, Schirm- und Potentiallagen
•
Gegenseitige Abstands- und Längenkontrolle von Leiterbahnen (Timing und Crosstalk)
•
Topologisch durchdachte Leitungsstrukturen und Verzweigungen (Bus, Stern, Baum)
•
Impedanzarme Multilayer-Stromversorgung mit geeignet plazierten Blockkondensatoren
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Kap.1 -16
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